半导体工艺技术范文

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篇1

模块封装技术决定性能

随着模块化的发展，传统PCB主板的作用将改由模块基板来承担。于是，模块封装技术今后将会在很大程度上影响产品的性能。

NEC电子公司推出的PFESiP，可将以往分别提供的门阵列和通用微控制器集成到一个封装里。用户可以将PFESiP当作特别定制的微控制器加以利用，也能够方便地对噪声采取应对措施。门阵列和微控制器之间采用了直接键合连接，在设计时预先降低了输入/输出缓冲器的驱动能力。公司表示，与将门阵列和微控制器分别装入不同封装再组装到PCB板的情况相比，PFESiP内的布线长度较短，因此很容易就能实现几十MHz的数据传输速率。而且，由于减小了噪声源到缓冲器的输出电流，因此，即使总线频率高达几十MHz，也不容易受到噪声的影响。

飞思卡尔半导体公司正在推进其独特的封装技术RCP的实际应用。RCP没有使用模块基板，而是利用半导体工艺将许多芯片及片状无源元器件集成在一起。该公司认为这种技术有利于降低成本，希望它能够成为模块封装的行业标准。

采用LTCC基板的模块厂商村田制作所也在致力于扩大这种业务。村田制作所通信模块产品事业部部长中岛规巨表示：“今后，我们打算扩展模块产品的应用。为此，我们将准备好现在能考虑到的所有模块基板技术。”到目前为止，村田制作所的模块业务的核心主要是RF电路，但今后，其应用范围可能会向DSP、电源控制及音频等领域扩展。该公司正在加快各种模块基板的实际应用进程，以便根据不同的应用选择适合的封装技术。

要求越来越严格

模块基板具有两个作用：一是集成各种各样的元器件以实现特定的功能，二是在引脚间距不同的芯片和PCB主板之间作为转接板(interposer)使用。

随着芯片制造工艺的进步，芯片的面积会变小，成本也会相应下降。但是，对于转接板来说，芯片工艺的发展却是其成本上升的主要原因。比如，当存储器容量由于工艺发展而增大，而且逻辑电路的处理能力也相应提高时，存储器和逻辑电路之间的总线宽度就需要增加，从而导致转接板的布线密度上升。实际上，布线宽度/布线间隔在20μm/20μm以下、布线层数为6-8层的高性能转接板，不仅在服务器等高端设备中，甚至在消费类设备中也已经得到了广泛应用。

但是，对于树脂基板的制造技术来说，这种20μm/20μm微细加工产品的成品率难以提高，而且成本很高。此外，布线层数的增加也导致成本上升。于是，用户提出要求，如果转接板的成本太高，就希望能够将其作为高集成度的小型功能模块使用，而不仅仅是布线的转接器。

为了满足这样的要求，各公司都积极提出了可实现高密度模块基板的封装技术方案。具体来说，新方案包括：①使用硅转接板，在硅芯片上制作各电路之间的连接线；②使用晶圆级封装，在半导体制造工艺的最后工序中对硅芯片以及元器件之间的连接进行再布线；③使用可埋置元器件的基板，将集成电路及无源元器件埋置到树脂基板里；④使用LTCC基板，利用布线层及绝缘层将薄膜状的无源元器件集成入基板内部。

重新评估硅转接板

如果树脂基板的加工技术很难实现20Bm/20Bm的微细加工，那么，可以考虑在易于进行微细加工的硅芯片上制作布线电路。基于这种构思而制成的电路基板就叫做硅转接板，但由于其制造成本太高，所以应用范围有限。不过，因为树脂基板的加工精度已经达到极限，导致成本上升，所以，这种构思渐渐有了现实意义。实际上，如果能够使用0.35μm或0.5μm等成熟的半导体工艺以高成品率生产布线宽度为1μm左右的硅转接板，就有可能降低成本。

本来，硅转接板是作为实现适用于高速存储器总线的SiP的一种手段而提出来的方案。它能够缩短布线长度，减小布线宽度，有利于抑制在高频信号中容易产生的布线寄生电容偏差及布线长度不一致等现象，以简化高频电路的设计。如果能够解决成本过高的问题，硅转接板肯定会具有广阔的应用前景。

于是，日本TAG(TechnologyAlliance Group)提出一种被称为PerfectSoC的模块封装技术，该技术将简单的逻辑电路、模拟电路及无源元器件等集成到硅转接板中，并将其与ASIC和存储器组合，再封装在一起。

PerfectSoC模块采用0.5μm的半导体工艺制造，模拟电路也很容易制作在内，耐压高达7V。其中，还集成有开关稳压器或LDO稳压器这样的电源电路。这些电源电路的面积很大，而且是噪声源，通常无法集成人一般的逻辑电路中。TAG此次开发的芯片(硅转接板)面积比较大，而且是与ASIC分离的另一块芯片，因此能集成电源电路。

封装内将存储器及CPU等ASIC层叠在集成了电路及元器件的硅连接板上，并利用引线键合连接的方式构成模块。TAG表示，以前安装在主板上的100-200个元器件都可以集成到一个封装里，封装面积可以削减约80％以上。ASIC及存储器可以由客户自己准备或采用通用产品，硅转接板内集成的电路是由TAG提供的IP核，因此，预计从确定技术规格到实现量产大致需要半年左右的时间。

在硅基板上集成无源元器件

村田制作所在其面向高性能手机的WLAN模块中，采用了在硅转接板内集成无源元器件的IPD(集成无源器件)技术。其目的是为了满足用户的要求：在把RF电路和基带电路装入一个封装中时，希望能将无源元器件也集成人封装内， 并设法减薄模块。IPD芯片的厚度能达到0.3mm。如果使用WLCSP(晶圆级芯片封装)将组合后的硅芯片进行封装，就可以不需要进行整体封装。村田制作所表示，如果面对面地贴合两块芯片的布线层，并制成使用焊球连接的CoC(叠层芯片，chip on chip)模块，就可将模块的高度控制为0.7mm左右。

此外，东芝公司也在CEATECJAPAN 2007展会上展出了硅转接板产品。在这款布线宽度/布线间隔为1μm/1μm的硅转接板上，使用间距为40μm的引脚连接了逻辑芯片和4个存储器芯片。据介绍，这款硅转接板将从2008年上半年开始投入量产。目前，该公司正在讨论的问题包括：今后如何在硅转接板中制作无源元器件，如何将片状元器件装到硅转接板上等。

硅贯通电极和模块技术

但是，硅转接板还存在几个问题有待于解决。首先，硅转接板中可集成的元器件有一定的限制。具体来说，在村田制作所的IPD中，无源元器件是利用薄膜工艺制作的，可埋置的电感和静态电容很小，分别只有几十nH和几十pF。而在TAG的PerfectSoC中，目前还不能集成电感器。

另一个问题是，如果不能进行大批量生产，就很难显示出成本低廉的优点。根据村田制作所的估算，当IPD的出货量达到100万个以上时，其成本才能勉强达到和其它模块封装技术相当的水平。目前，IPD只适合于那些优先考虑薄度而不太计较成本的应用。

TAG则试图提高电路的通用性以降低成本。如果同样是面向数码相机应用的模块，其用途相同，只是使用的ASIC不同，那通过实现硅转接板的通用化就可以增大产量，从而控制成本。

第三个问题是，大多数情况下，硅转接板是和用树脂制成的转接板一起使用的。硅转接板是将布线层面向层叠着硅芯片的一侧，在和主板连接的一侧(背面)没有引脚。因此，一旦要将硅转接板装在树脂制成的转接板上，就得使用引线键合进行连接。在这种情况下，就必须尽可能地在硅转接板内部进行布线，以削减树脂制成的转接板的层数，实现控制成本的目的。

上述第三个问题，可以利用在芯片中垂直通过布线的硅贯通电极予以解决。采用硅贯通电极后，就可以在硅芯片的两面设置布线层，并通过硅贯通电极连接那些布线。硅贯通电极已经开始接连不断地应用到面向便携设备的相机模块中。东芝公司在CMOS相机模块CSCM中采用了硅贯通电极。OKI公司也从2007年9月起开始生产采用硅贯通电极的摄像元器件模块。

在相机模块中，为了实现小型化，在采用硅贯通电极的摄像元器件上配置了透镜保持器，从而省去了模块基板。跟以前采用引线键合连接摄像元器件和基板的方法相比，两家公司都认为实现了小型化的目的。东芝公司表示，体积缩小到64％左右；OKI公司表示，封装面积减小到50％以下。

TAG执行董事电子器件事业部PerfectSoC项目室室长小山田成圣表示，今后如果能够以10万日元(约合6800元人民币)的低成本在晶圆上实现硅贯通电极，那么在硅转接板中就有可能使用硅贯通电极。

只有布线利用半导体工艺实现

如果转接板的布线变成了瓶颈，那么，可以在半导体工艺的最后工序中重新制作芯片之间的布线，以替代转接板。采用这种构思的是飞思卡尔半导体公司的RCP(重分布芯片封装，redi stributed chippackage)。在RCP中，芯片被排列成直径200mm的硅晶圆大小，并使用树脂固定，再利用半导体工艺在芯片之间重新布线，以制作成独立的芯片。连接半导体器件和PCB主板的任务，就由这个重新形成的布线层承担。该公司准备有两种布线宽度/间隔的尺寸，分别是30μm/30μm和25μm/25μm。公司表示，这种工艺不属于微细化工艺，所以加工难度不高，成品率很高。

在制作RCP时，是将排列好的多个芯片及无源元器件用树脂固定，再制成SiP或模块。因为使用树脂固定之后还要在背面重新布线，因此能够弥补元器件高度的差异。另外，如果可以在树脂的密封部分中设置贯通电极并在封装的两个表面形成布线层，那么就有可能实现PoP(层叠封装)，即在封装上面层叠其它的半导体器件封装，并且利用下面的引脚和PCB主板连接。此外，RCP本身也可以安装其它的半导体器件封装及无源元器件，以用作模块基板。

但是，目前RCP还不是一项普及的封装技术。因此，需要购买几家公司的技术以后才能使用，很不方便。

可埋置元器件的基板向薄型化发展

随着工艺的发展，可埋置元器件的基板及LTCC基板的厚度也开始接近极限，于是，相关厂商提出了可以弥补现有缺陷的技术方案。

可埋置元器件的基板存在的主要问题是基板的厚度。由于要把无源元器件及芯片等埋置到树脂的绝缘层里，因此基板容易变厚。于是，TDK公司开发出将厚度减薄到300gm的基板，布线层为4层，埋置于其内部的芯片从背面进行研磨后可将厚度减薄到50μm。该公司表示，将以前厚度为200gm的芯片内置到基板中时，基板厚度会达到400μm-600μm，很难将模块的总厚度控制在1mm以下。采用新开发的基板时，和以前相比，厚度可减小20％-30％。据TDK公司估计，可埋置薄型元器件的基板有希望用于wLAN、UWB技术以及OneSegment地面数字电视广播接收等通信模块，在2008年进入实际应用。

村田制作所正在开发基板中埋置的薄型元器件，如厚度仅为35μm，封装面积为1.0mm×0.5mm(即0402)的薄型元器件。

篇2

中图分类号： 通道 文献标识码： A

一、工程概况

防城至东兴高速公路第五标段中盖板涵洞和盖板通道共计30道，数量众多，墙身施工是其中的重点，墙身采用模板整体移动的施工方法。

二、墙身构造

盖板通道、涵洞的墙身结构均为下部涵台加上部台帽的形式，每4--6米设一道沉降缝，因此墙身每4--6米为一段，一段墙身的涵台和台帽连续一次性浇筑完成。

三、整体模板移动施工方案

(1)工艺流程

盖板涵洞墙身整体施工工艺流程：施工放线模板拼装模板加固和支撑搭设溜槽混凝土浇筑拆除模板模板推移模板矫正安装进入下一个循环。

施工方法

①施工放线：在已浇筑好的基础上精确定位墙身平面位置，用墨线弹出模板立设位置，墨线要把所有墙身位置一次性弹出，保证台身线形的顺直。

②模板拼装：墙身模板采用钢模板，模板连接缝用泡沫双面胶填塞，各模板间用螺丝连接拧紧，涵台模板与台帽模板一体安装。

③模板加固：模板用钢管加固，模板内用圆木支撑以固定内尺寸。每60cm设一道竖向肋骨（双钢管），每45cm设一道横向肋骨，横竖肋骨用十字卡扣连接固定，在竖向肋骨上每75cm设一道拉杆（直径16mm钢筋，套pvc管）。

两侧墙身模板内外侧用钢管支撑。

④钢筋绑扎：台帽钢筋在加工厂绑扎成笼，运到施工现场安装固定在台帽位置。

⑤混凝土浇注：墙身混凝土采用吊送或溜槽输送的方法，墙身模板内设串筒以保证混凝土的浇筑质量防止离析，混凝土浇筑采用分层浇筑的方法，用振动棒振捣密实后在进行下一层浇筑，左右两侧墙身交替进行浇筑。混凝土浇注完成之后应及时对其进行养生。

⑥模板推移：混凝土强度达到2.5Mpa后，松开各支撑钢管，抽出拉杆，把内外侧及墙端模板垫起，装上滚轮后滑移拼装模板到下一段墙身位置准备下一段墙身的施工。

具体实施方式

以K49+507盖板涵墙身的施工为例介绍本新型施工方法。

K49+507盖板涵墙身高度5.05m（包括台帽），厚度1.0m，涵洞墙身总长82.6m，其中两端为梯形，中间部分每6m设一道沉降缝，及每段墙身长度6m。

施工放线

按照设计要求一次性放好整条墙身的支模线，用墨线弄弄的弹在基础混凝土上，防止多次放线造成误差。

2、模板拼装

（1）拼装前把基础打扫冲洗干净，模板缝隙用泡沫双面胶填塞以免漏浆。

（2）模板安装好后用磨光机打磨干净并涂抹新机油做脱模剂。

3、模板加固和支撑

（1）模板用钢管加固 每60cm设一道竖向肋骨（双钢管），每45cm设一道横向肋骨，横竖肋骨用十字卡扣连接固定，在竖向肋骨上每75cm设一道拉杆（直径16mm钢筋，套pvc管），模板内用圆木支撑以固定内尺寸，每段两侧墙之间搭设施工平台便于施工。施工平台自成一体，不得与模板支撑连接。

（2）模板支撑

模板用钢管和方木进行支撑，墙身端头模板采用斜撑形式。两墙体模板之间用钢管和顶丝相结合的形式，以便于安装和拆卸。墙外侧用斜撑形式。两墙身模板用钢管连接加固保证起稳定性，模板底部缝隙先用泡沫班塞缝然后用水泥砂浆抹带，防止漏浆、烂根等现象出现。

模板检验

检测模板的平整度、垂直度、平面位置、高程等项目，检测合格后可进行浇筑。

4、架设溜槽

如涵洞设在填方路段，浇筑墙身时两边土已填高，因此采用溜槽的方式进行混凝土的输送，溜槽由钢管支架和薄钢板组成，架好支架把钢板放上并固定好即可，架设方便快速，易于安装和拆卸。减小了施工成本。

5、混凝土浇筑

墙身模板内设3m长的串筒（串筒底距基础面小于2m）以保证混凝土的浇筑质量防止离析，混凝土浇筑采用分层浇筑的方法，每层30cm厚，用振动棒振捣密实后在进行下一层浇筑，左右两侧墙身交替进行浇筑，逐次减小串筒长度。 6、模板拆除和推移

（1） 混凝土浇筑一天后强度达到2.5Mpa，进行拆模推模。

（2） 松开内外侧以及墙端的支撑钢管方木，抽出拉杆把内外侧及一端墙端的拼装模板的四个角用千斤顶顶起起，装上四个自制得滚轮后人工进行推移拼装模板至下一段墙身的装模墨线上，准备下一段墙身的施工。

7、混凝土的养护和修饰

混凝土施工完毕后用土工布覆盖并洒水养生。如表面有砂眼等瑕疵，拆模后应立即清除表面浮浆和松动的砂子，采用相同品种、相同强度等级的水泥拌制水泥浆体，修复缺陷部位，待水泥浆体硬化后用细砂纸把整个构件表面均匀打磨光洁，并用水冲洗洁净，确保表面无色差。

篇3

几十年来半导体市场都遵循着振荡向上的发展趋势，产业则根据半导体技术和下游需求不断进行调整，业界公司则一直都在不断重组，技术更是沿着摩尔定律一走就是几十年。发展至今，虽然未曾发生突变，但是半导体行业也一直在变化中不断前进。

半导体市场每隔四年左右就会出现所谓的波峰或者波谷的振荡，最近的一次波谷是2001年，该年全球半导体增长率为-32%，按理来说2005年也应该是预期的波谷，但事实上并没有出现市场的大滑坡，反而呈现出了6.8%的温和增长，同样，半导体市场2004年的波峰和2000年36.8%的增长率相比也相差了10个百分点，从数据可以看出半导体市场的发展似乎变得稳定了。

为什么市场会变得稳定？半导体公司在经历了几十年的发展之后，在规避风险和应对产业周期变化方面显得更加成熟，尤其是库存方面，各个厂商都学会了如何控制库存来尽量保证自身利润。虽然紧跟最新技术，抢先推出新品能带来高利润，但往往也会带来老产品库存积压的问题。目前，厂商们通常的做法往往是在解决库存和尽快新品之间找到一个平衡点。以现在的Intel为例，相信其Intel Santa Rose产品开始销售之前，其前期库存的消化肯定是在一个可以接受的范围内了。虽然厂商们已经在周期振荡中变得成熟，但将来市场的周期性振荡仍然将长期存在，只是振幅会越来越小。此外，随着亚太地区度过快速的增长时期，全球半导体市场的增长速度将会缓慢下降。

除了扩大产能以满足市场需求以外，半导体设备的更新和增加往往是为了生产工艺要求更高的产品而进行的，近两年半导体设备更新的主要动力来自工艺要求较高的存储器产品。从未来的发展来看，半导体市场将趋于平缓，半导体产业的发展将更多地依赖技术创新。截至2006年底，全球已有12英寸硅片生产线46条，而且自2006年以来全球新建的芯片厂都是12英寸65纳米以下。即便如此，至2006年底，全球12英寸硅片的产出仅占全球硅片总产出的18%。因此，为适应先进工艺技术所进行的产业更新还有很大潜力。

此外，从区域来看，由于具有成本以及当地政策优势，半导体产业发展的主要动力仍将来自亚太地区。

篇4

扩充8英寸产能满足市场需求

“我们运营的8英寸生产线正处于快速上量的过程中,目前月产能已达3万片,预计在2012年达到6万片。”华润上华科技有限公司市场及销售副总温珍荻表示,“2010年,随着全球经济的逐步复苏,半导体行业也重新回到成长轨迹,未来两年内半导体市场的需求将保持适度增长。我们正积极扩充8英寸产能,推出特色工艺平台,以应对市场的强劲需求。”

1997年成立的华润上华在国内成功开创了纯开放式晶圆专工模式,目前资产总值已达到29.4亿元人民币,2009年实现销售额9.87亿元人民币。公司在无锡拥有中国内地规模最大的6英寸开放式晶圆代工生产线,并营运一条8英寸生产线,同时在北京、上海、香港、中国台湾以及美国等地设有办事处,是国内领先的模拟晶圆代工企业。

据温珍荻介绍,华润上华的6英寸生产线产能已逾10万片,主攻高压模拟工艺与新型电力电子器件工艺。随着日益增多的企业将电子和其他半导体合成产品的制造转入中国,中国在全球半导体市场的份额正逐年提高。紧抓市场机遇,在华润集团的资金支持下,华润上华运营的8英寸生产线于2009年6月正式投产。据温珍荻介绍,目前该生产线在不断提升产能的同时,良率和准时交付率也已达业界标准,主攻先进模拟工艺与逻辑工艺,已建立起完整的8英寸主流工艺平台,并可为客户提供完整的设计服务和IP平台。此外,该生产线已先后通过了ISO9001、ISO14001、OHSAS18001、ISO27001及TS1 6949等体系的认证,已具备为客户提供全方位服务的能力。目前,华润上华可为客户提供0.13微米以上的广泛的模拟与功率工艺技术,包括:BCD、HV CMOS、 Mixed Signal、 RF、 Embedded-NVM、 Logic、BiCMOS、DMOS、IGBT、Bipolar等。未来,华润上华的工艺技术还将提升至0.11微米。

携手国内IC设计业,

共同把握新兴应用市场机遇

经过十余年的发展,华润上华已拥有广泛的客户群,包含欧美日台的知名半导体公司,如富士通、德仪、意法半导体Fairchild、Freescale、ST、O2、IR等,更有多家排名中国大陆前十大的设计公司,如华润矽科、杭州士兰,同时与国内多家设计公司合作,开发更有竞争力的产品。

“深耕中国模拟市场是华润上华多年来始终坚持的方向。”温珍荻表示,华润上华创始人陈正宇博士在创建公司之初,便胸怀“以代工突破中国半导体业发展”的愿景,始终积极为国内IC设计公司提供生产平台,相互推动成长,以期带动国内集成电路产业整体快速发展。目前,华润上华的客户总数已有数百家,其中60%以上是国内客户。今后,华润上华将进一步携手国内IC设计业,挑战新兴应用市场,实现双方的增值与共赢。

据了解,针对中国蓬勃兴起的新兴模拟电路市场需求,华润上华不断开发新的工艺平台,近日了多款新型BCD和0.13微米工艺平台,为客户提供完备的、弹性灵活的、高性价比的解决方案。

华润上华致力于功率模拟IC代工,尤其在BCD代工方面拥有核心优势。其新近的三款新型BCD工艺平台分别向绿色节能产品的高电压、高效能及高集成度应用:(1)1.0微米700V BCD工艺平台是基于华润上华在AC-DC转换器上广泛应用的1.0微米40V BCD工艺平台上嵌入700V DMOS后研发而成的。它不但保持了原有工艺简单经济的优点,同时拓展了应用范围,是绿色电源芯片最佳选择之一,其主要应用于离线电源、LED照明驱动等AC-DC转换电路。(2)新开发的0.25微米BCD工艺平台,相较原有的0.5微米BCD工艺平台具有更高的性价比,其功率DMOS性能提升了30%,工艺流程更简化,使用成本更低。该工艺平台主要面向DC-DC转换器、AC-DC转换器、LED驱动、音频功放及电池保护等电源管理应用。(3)0.18微米BCD工艺平台是面向数字电源的普及需求的。该工艺平台将功率DMOS嵌入0.18微米数字平台中,保持了0.18微米数字工艺及0.25微米BCD工艺原有性能,同时提供完整的数字标准单元库、OTP等设计支持。

华润上华新近研发的0.13微米工艺平台,是基于原有0.18微米工艺平台研发而成的,包括0.13微米逻辑、模拟和射频工艺平台。与其0.18微米技术相比,芯片尺寸将最多缩小约50%的面积,性能提升逾50%。0.13微米逻辑工艺平台目前提供标准和低功耗2种工艺:标准工艺适用于性能导向的客户;低功耗工艺适用于手持消费性市场。0.13微米模拟和射频工艺平台技术将使基于逻辑平台的集成更为容易,主要提供的器件有:多种阈值电压的Core器件、3.3V IO 器件、隔离P阱、多晶高阻、可变电容器、MIM电容和顶层厚铝的电感器。0.13微米低压高性能逻辑工艺平台以及基于0.13微米逻辑工艺平台的嵌入记忆体工艺和高压工艺开发项目正在进行中。

此外,华润上华的0.13微米逻辑、模拟和射频工艺平台的模拟套件库(PDK)也将于近期完成。预计从2011年开始还将提供上述新工艺平台的多项目晶圆服务(MPW),以帮助客户降低生产成本。

“华润上华已形成了具有特色的模拟代工模式。我们拥有全系列的BCD工艺,覆盖了高电压、高密度与高性能等多种应用需求。在电源管理、半导体照明、射频应用、汽车电子、智能消费电子等领域,我们也可以提供多样化的工艺平台解决方案。”温珍荻介绍说,“在IC设计方面,华润上华还能够提供广泛的技术服务,包括类型丰富的PDK、Standard Cells、Library、模拟IP和数字IP,可满足主流工艺的不同设计平台需求,亦可根据客户的特殊需求量身定制。同时,我们还可提供特定用途的标准产品SoC和面向客户特定需求的ASIC的设计支持服务。华润上华正努力通过高效的产品导入、稳定的良率、充沛的产能和完善的管理体系,帮助客户尽快将产品成功推向市场。”

看好绿色环保趋势,

华润微电子聚焦节能产品与服务

华润上华隶属于华润集团旗下的华润微电子有限公司(股份代号:0597.HK),近几年,华润上华也得益于华润微电子“聚焦节能产品与服务”的战略,得到了来自集团的内部协同与支持。

华润微电子是在中国内地经营发展半导体业务的领先生产制造商。作为中国前五大半导体制造商之一,其业务包括开放式晶圆代工、集成电路设计、集成电路测试封装和分立器件制造四大板块。华润微电子及其旗下的华润上华、华润矽科、华润安盛及华润华晶等附属公司均为知名的微电子企业。华润微电子具有完整的产业链,并在主流消费电子市场以及蓬勃发展的节能及绿色照明市场持续投入研发,使华润微电子成为中国半导体行业中主要的模拟集成电路及分立器件供应商。而代工板块的华润上华是国内少数拥有丰富模拟工艺基础的晶圆专工公司,坚实的制造能力是企业进入绿色节能半导体市场重要的基石。

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近年来,环保节能已成为半导体应用市场成长的驱动力。国家提高新能耗标准政策的出台,使节能环保产品的需求增加,节能补贴的政策更提升了消费者节能产品购买欲,这都将快速提升电源管理半导体的需求,而电源管理将推动整个模拟IC市场在未来出现巨大的增长。以DC-DC、LDO、AC-DC、PFC、Regulator、MOSFET/IGBT为主流产品和具有高压功率模拟工艺(BCD、HVCMOS等)为主流工艺技术的微电子公司将呈现高成长性。

“我们相信,绿色环保不仅是趋势,更是进行式。中国环保意识的日渐增加使得节能及低碳排放产品的需求快速上升,华润微电子已抓住机遇,大力扩展节能环保的产品以及服务,提供电源管理、变频控制、LED控制、电仪表的IC设计、制造、封装测试服务以及分立器件产品等。”华润微电子有限公司首席执行官邓茂松先生表示。

华润微电子的绿色节能半导体产品主要为电源管理以及绿色照明。在2009年,电源管理以及绿色照明的产品以及服务占销售额的三成。“透过华润微电子旗下的产品公司提供DC-DC、 AC-DC、LED控制与电源管理IC,以及代工服务提供BCD、IGBT、RF等丰富的关键工艺服务,在未来,我们将提升绿色节能相关产品与服务至五成以上!”邓茂松表示,“延续去年成功开发了用于LED驱动及锂电池控制的集成电路,以及高压BCD制程技术,今年我们持续完善与若干机构合作开发商用微机电系统(MEMS)传感器制程技术。我们将持续地在重点细分市场上,形成特色产品与工艺技术,建立具有自主知识产权的工艺技术平台,整合价值链,巩固并提升华润微电子在节能半导体市场的优势。”

温珍荻则表示:“相信在华润微电子的大力支持下,华润上华能够在新兴模拟半导体市场中确立自己应有的地位。”

自2000年国务院颁布“18号文”至今已有十年,中国半导体产业在国家各项政策指导和各级政府支持下,已取得了明显的成就。根据CCID数据,中国IC设计业的规模从2000年的10.7亿元人民币快速增长到2009年的269.9亿元人民币,增长率达到2422%,同期IC设计公司的数量也经历了从20个到472个的高速发展。中国半导体产业的潜力不容忽视。

篇5

计算机行业的发展也同样离不开半导体行业的技术进步。事实上，计算机核心部分之一CPU的运算能力的提高就与半导体制程工艺的进步密不可分，因为芯片制作工艺的改进意味着在同样的材料中可以制造更多的电子元件，意味着CPU的集成度的提高，CPU的功耗也越小。业界耳熟能详的多核处理器其背后就是65纳米和45纳米半导体制程工艺的出现。半导体工艺的最新进展是，32纳米技术即将在2009年进入实用，22纳米的技术也在紧锣密鼓地开发之中。综观全球32纳米微细技术开发, 主要有4个阵营: 第一阵营是英特尔公司，其次是IBM阵营，第三是日本公司和基本属于单打独斗的中国台湾的台积电，第四是位于比利时的欧洲微电子中心IMEC等。

“追求最先进”的英特尔公司

英特尔公司的特点是凭借雄厚的研究资金，开发最先进的32纳米工艺。

2007年9月英特尔公司领先业界在《开发者论坛》首次展出了32纳米工艺的测试用硅圆片。该硅圆片用于测试器件性能和试验新工艺是否合理，其并非实际的逻辑电路(一般只有生产出可实用的静态SRAM器件之后才能代表工艺基本成熟)。

按照英特尔公司2007年春天的“紧跟节拍”发展战略，2009年他们将推出32纳米工艺的微处理器并且投入批量生产。该微处理器开发代号为Westmere。英特尔公司的特点是凭借雄厚的研究资金，开发最先进的32纳米工艺。

2007年，英特尔公布的第一代32纳米技术主要内容为高温下进行制作的基于金属铪的高介电率绝缘层工艺及金属栅极技术。之前已有很多文章介绍，本文不再赘述。

2008年英特尔已开发出了第二代用于32纳米工艺的高介电绝缘介质/金属栅极技术。在业内率先量产高介电绝缘介质/金属栅极的英特尔，研究出在高温退火后形成栅极的新工艺，避免了高温对栅极的影响。采用第二代32纳米工艺制造的多核微处理器可集成19亿个晶体管。2008年英特尔的32纳米测试芯片为逻辑集成系统芯片和静态随机存取存储器（SRAM）。

参与英特尔研发的有美国美光科技公司，他们已共同开发成功采用34纳米工艺技术的多值NAND型闪存。从2008年下半年开始量产的产品是容量为32Gbit多值NAND型闪存，可用于SSD（固态硬盘）。据美光存储器部门副总裁Brian Shirley称，该芯片“在量产产品中是bit密度最高的存储器”。

“坚守传统工艺”的IBM阵营

IBM阵营的特点是在基本不改变传统工艺的基础上开发通用的32纳米技术。

与IBM共同开发32纳米节点的标准CMOS工艺技术的有7家大型半导体公司，包括美国AMD、美国飞思卡尔半导体、德国英飞凌技术、韩国三星电子、意法ST微电子、新加坡标准半导体和日本东芝。日本NEC和日立公司也陆续加入了这一研发队伍。经过一年多合作开发，2008年IBM阵营推出了32纳米体硅 CMOS通用制造平台“Common Platform”。该通用制造平台的工艺采用高介电率栅极绝缘介质和金属栅极。通过使用高介电率绝缘介质材料和金属栅极，可使器件性能提高约35%，功耗降低约50%。

IBM的工程师使用了“高介电率绝缘介质先制栅极”(High-K Gate-First)的新工艺。在栅极工艺中，如果在形成栅极的高温退火工序之前采用Hing-K/金属栅极，那么金属受到高温的影响，会导致栅极工作参数变化，使晶体管特性劣化。IBM阵营研究出了节电型和高速型两种32纳米器件的批量生产技术，并且能有把握将这些标准工艺技术延伸至22纳米。IBM阵营所开发的工艺力求尽可能采用传统工艺并且不大幅增加成本。为了降低成本，其节电型没有采用成本稍高的应变硅技术。

IBM的Hing-K/金属栅可以将低功耗氧化层厚度降低约10埃（1纳米为10埃），这样反型层厚度（Tinv）可以达到14埃。更薄的栅氧化层厚度提高了性能，可以将栅长降低到30纳米，同时还可将SRAM的Vmin保持在优化的量级。可以将接触孔靠得更近而不会出现短路的危险。

今年4月，IBM宣布可以让客户开始进行32纳米芯片的设计。从2008年9月开始，IBM的32纳米通用制造平台已正式开始“流片”试生产（Shuttle Service），已试制成功SRAM、NOR和NAND闪存以及其他逻辑电路。如采用IBM的32纳米低耗电工艺试制出了ARM处理器内核“Cortex-M3”。该试制芯片名为“Cassini”，基于通用平台的32纳米工艺明年5月完成，并将从2009年年底开始批量生产。第二次流片计划将于2008年12月启动，IBM和它在Fishkill的合作伙伴计划在2009 年下半年开始进行32纳米低功耗工艺的量产。

IBM公司和英国ARM于2008年10月采用IBM阵营的体硅 CMOS通用制造平台“Common Platform”，共同开发专门用于32纳米、28纳米工艺的经过优化的物理IP（标准单元和Memory Generator等）。他们在进行32纳米、28纳米工艺技术开发的同时，合作完成器件版图即物理IP的优化布局等工作。这样，可充分发挥32纳米制造工艺的特长，提高器件的质量和可靠性。

ARM的物理IP业务的竞争者――美国Virage Logic也于2008年10月在美国了32纳米商用物理IP的专用化技术。

“极力降低成本”的台积电

台积电的特点是尽量延长45nm工艺的寿命，以便能最大限度降低代工生产的成本。

台积电已开发成功不需要采用高电介质栅极绝缘介质和金属栅极的32纳米技术工艺。这种低成本的32纳米工艺采用了其45纳米工艺中使用的SiON栅极绝缘介质。用SiON栅极绝缘介质可生产模拟和数字的集成系统芯片。在此基础上，2008年10月公布了其28纳米的工艺，该工艺有面向低功耗集成系统的SiON栅极绝缘介质技术和面向高功能集成系统的高介电率栅极绝缘介质/金属栅极技术两种。低功耗型适用于生产手机的基带LSI和应用处理器等。与该公司的40纳米工艺的低功耗型产品相比，器件的栅极密度为其2倍，工作速度最大可提高50%。器件功耗在工作速度相同的条件下可降低30%～50%。高功能型适用制造微处理器、图形处理器和FPGA等通用器件。与该公司40纳米工艺的高功能型相比，在功耗相同的情况下，器件栅极密度为其2倍，工作速度提高30%以上。参加台积电研发的有与其合作多年的美国德州仪器公司的工程师。

应指出的是，台积电开发的SiON栅极绝缘介质32纳米节点技术, 相比高介电率栅极绝缘介质/金属栅极工艺，由于可减少栅极电容，从而降低器件功耗。但其缺点是器件漏电流没有显著降低。台积电认为，面对更加重视降低运行时功耗的需求（例如手机等便携产品），与注重减少漏电流的高介电率栅极绝缘介质技术相比，SiON栅极绝缘介质技术更具优势。

2008年10月在日本横浜举行的技术研讨会台积电宣布, 2010年年初开始量产的28纳米工艺仍将采用液浸ArF光刻 。

“着眼于批量生产”的日本公司

日本公司的 特点是: 开发出了在更微细线宽条件下的防漏电的新型电极材料以及防止重叠配线层之间相互影响的层间绝缘材料。

在半导体行业的竞争队伍中也有日本公司，限于财力，它们主要开发32纳米节点的批量生产工艺和关键技术。

由日本各半导体厂商联合出资组成的先进集成电路的开发组织Selete（半导体尖端技术的缩写）已开发成功32纳米大规模集成电路的制造工艺。其要点有三: 一是开发出了在更微细线宽条件下的防漏电的新型电极材料; 二是开发出防止重叠配线层之间相互影响的层间绝缘材料; 第三，日本早稻田大学开发了新电极材料, 可加速32纳米半导体技术的实用化研究。

防漏电的新电极材料是用于控制晶体管栅极的绝缘性能。传统的晶体管的栅极材料采用的是多晶硅。为了绝缘, 在多晶硅周围使用了氧化硅。然而随着器件的微细化，这会产生漏电流过大的问题。为解决这一问题，经试用多种材料后，Selete和日立公司确定采用氮化钛TiN作为栅极。传统的集成电路由pMOS和nMOS两种晶体管组成。经试测，TiN对于这两种晶体管电路均适用。即采用TiN后，有效地防止了漏电流。

绝缘材料采用了硅酸铪（Hafnium Silicate）。一般nMOS掺杂MgO，而pMOS掺杂氧化铝。如果pMOS和nMOS采用相同的金属栅材料，则可简化工艺和降低制造成本。此外，所开发的32纳米器件将通、断电压降低了0.2伏。由此，可期待该器件适于高速工作。

Selete的层间绝缘材料采用多孔氧化硅（Poraus Silica）。即在氧化硅上分布有无数个直径约4纳米的小孔。该孔为原来的二分之一。导电率为2.4，满足了32纳米器件的要求。

早稻田大学和物质材料研究研究所合作开发成功了用于32纳米半导体的新材料。这种材料由合金和炭组成，其可使器件稳定工作并且大幅度降低功耗。

NEC公司了通过降低层间绝缘膜的介电率（low-k），从而实现包括层间绝缘膜的任何层都可连续成膜的32纳米工艺的布线技术。

日本富士通开发出了不使用金属栅极材料的32纳米工艺CMOS技术，可降低生产成本。

日本松下和瑞萨公司合作，开发32nm量产工艺技术。它们采用氮化钛作为在高K金属氧化物绝缘层中的电极导电膜。该工艺将用于生产手机和家电中使用的器件，可减少漏电流，降低器件功耗。

“侧重存储器”的IMEC阵营

IMEC阵营的特点是除通用的逻辑器件外，侧重于开发32纳米存储器工艺。

位于比利时的IMEC阵营由十个核心伙伴组成，他们是: NXP（原飞利浦半导体）、德州仪器、英特尔、意法半导体、英飞凌（原西门子半导体）、奇梦达（Qimonda由英飞凌分拆出，专门生产存储器）、三星、松下、美光和我国台湾的台积电。此外还有几个重要伙伴（日本Elpida、韩国Hynix与中国台湾力晶）。

2008年1月IMEC阵营公布了栅堆叠32纳米技术。它们采用铪基高介电绝缘介质及TaC碳化钽金属栅极，显著提高了平面CMOS的性能。通过在栅绝缘介质及金属栅极之间增加一薄层带隙层电介质，实现了较低的阈值电压。它们为pMOS和nMOS分别制造绝缘介质上的带隙层和金属电极层，通过追加离子氮化时的掩膜工序, 将制作pMOS栅极和nMOS栅极的工艺区别开来。其nMOS中的带隙层可以是La2O3或Dy2O3。具体方法是，在Dy2O3层的上部设计TaCx碳化钽电极。通过离子氮化，使TaCx变成功函数较大的离子氮化碳化钽TaCxNy。未采用Dy2O3带隙层时，碳化钽TaCx和离子氮化碳化钽TaCxNy的功函数分别为4.4和4.8eV，增加带隙层之后，功函数则接近4.2和4.9eV。此外，栅堆叠层的激光退火工艺明显降低了极限栅长度，增强了对短沟道效应的控制。相同的工艺可望应用于22纳米的Fin场效应晶体管中。

2008年6月IMEC宣布，他们的32纳米先制栅极和后制栅极工艺都获得了成功。特别是采用先制栅极技术、软掩模技术和湿清洗液，通过将双金属、双电介质绝缘层改变成单金属、双电介质绝缘层的平面CMOS工艺，将工序数目由15个减少到9个。再加上传统的应力增强技术，使得nMOS和pMOS晶体管的性能分别提高了16%和11%。结果使逆变器的迟延时间由15ps缩短至10ps。由此，除提高器件性能外，还可降低批量生产的成本。

22纳米曙光初现

IBM阵营的22纳米工艺对传统芯片工艺并不做大的变动。这不仅降低了技术难度，而且可大幅度减少生产成本。

由于IBM阵营集中了全球主要半导体公司，通过合作在22纳米工艺开发上进展迅速。2008年8月他们在全球首先了在美国Albany纳米技术研究室试制成功的22纳米的SRAM芯片。其工艺技术有以下七个特点: （1）高介电率栅极绝缘层/金属栅极: （2）栅极长度小于25纳米的晶体管; （3）薄隔离层; （4）新的离子注入方式; （5）尖端退火技术; （6）超薄硅化物; （7）镶嵌Cu触头。该芯片光刻采用了高数值孔径（high- NA）的液浸光刻技术。

要特别指出的是，与32纳米工艺一样，IBM阵营的22纳米工艺对传统芯片工艺并不做大的变动。这不仅降低了技术难度，而且可大幅度降低生产成本。在此基础上，底气十足的IBM阵营最近宣布，其在22纳米工艺上已领先于英特尔公司。

有关专家指出，制约芯片微细工艺进展的难点主要是光刻技术。新一代光刻在技术上要求高，制造设备的成本极高，绝大多数公司无力单独承担。而IBM公司的22纳米工艺，主要是在光刻上有重大突破。其使用了Mentor Graphics公司计算缩微光刻技术，利用现有的缩微光刻工具并通过大量的并行计算来生产，只要将目前的设备加以改进，便可完成22纳米芯片的光刻工作。计算缩微光刻是一种新的技术思路和尝试，其核心是利用软件对整个工艺设计进行优化。

笔者认为，在此全球金融危机之刻，IBM等公司在基本采用传统芯片工艺基础上开发新一代尖端工艺和技术的思路值得大力提倡。特别是在硬件上暂时无法实现时，充分发挥软件技术的优势，软硬结合开拓新的发展途径。IBM等公司的实践说明，通过强强联手、软硬结合，充分发掘现有设备和技术的潜力，可攻克技术难关，这是当前形势下先进技术开发的一条值得推荐的途径。

链接

制程工艺的进步

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C： 在半导体行业发展的过程中，EDA起什么作用？

T： EDA很重要，比如说苹果、三星、联想等手机里面的芯片，不管是前端的设计还是后端的生产制造和封装，都需要用到EDA厂商的工具。以前的电子产品设计有成百上千个电路，可以靠人工画出来。现在的电子产品有上亿个电路，以后会有几十亿个电路，根本不能靠手工去完成，只能用软件来计算。硬件在设计时还要考虑电源方面的问题、用电量，以及很多其他影响因素，所以这方面不是靠普通的计算机就能计算出来，一定需要用到EDA工具。所以，EDA厂商扮演着很重要的角色。

C： 是芯片的技术进步带动了EDA，还是EDA促进了芯片的技术更新？

T： 关于这个问题，也是业界一直在讨论的。这有点像是先有鸡还是先有蛋的问题，但不能说谁先谁后，因为在很多情况下都是在互相提升，新的芯片工艺技术与新的设计软件相互促进。半导体行业现在非常复杂，Cadence的工具能帮助半导体公司缩短开发芯片的时间，设计完成的芯片需要代工制造，在整个产业链上，大家各有各的专长，如果各自为政就很难取得成功。所以需要一直强调合作的重要性，只有合作才能缩短产品上市时间。现在产品快速上市变得越来越重要，谁能够把第一款产品推出来，谁就能赢得市场。

C： EDA行业的发展还存在哪些挑战？它的下一个增长机会在哪里？

T： 现在半导体行业需要满足客户的不同需求，因此设计工具也要不断更新。第一，系统设计有很多技巧。比如，硬件和软件怎样设计、验证，然后不断推动设计进步。这方面是很复杂的，要下很多功夫研究。第二，在不同的芯片纳米级别有不同的挑战，也有很多技巧。第三，就是很重要的低功耗。手机上的CPU数量越来越多，如果处理大数据的话可能会需要100个CPU，而EDA厂商的工具可以用在较少CPU的芯片上，如果要用在100个CPU的芯片设计中，很多工具就需要更新。手机不只是做一个应用，很多应用同时运行的话，你需要4个CPU或8个CPU。所以，EDA厂商的工具在帮助设计芯片的时候就要能支持芯片的这些功能。

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随着半导体工艺的不断提升，晶体管越来越小，其沟道长度也逐渐变小，漏电流成了棘手的难题，人们一度怀疑摩尔定律的有效性。然而，3D晶体管的出现，有效地解决了漏电流的问题，使晶体管的性能大大提升。前不久，Altera和Intel签署协议将采用Intel的14nm3D晶体管（Intel称三栅极技术）开发下一代高性能FPGA，从而使FPGA从目前的平面晶体管工艺进入到三栅极的3D晶体管时代。

Altera公司国际市场部总监李俭介绍，之所以采用三栅极这种全新的晶体管架构，主要是基于三方面的好处。第一个是漏电流非常小，这主要是由于三栅极晶体管的接触面非常大，从而有效解决了半导体工艺中的短管道效应，降低漏电流；第二个好处是，同样的能耗情况下，性能大大提升；第三个好处是，采用三栅极的技术，晶体管本身的尺寸非常小，从而使芯片的密度可以做到很高。李俭指出，与20nm制程下的FPGA相比，采用14nm三栅极技术后，FPGA的性能和容量将提升4-5倍。例如，在目前工艺下，由于功耗的原因，FPGA的工作频率只能达到400MHz左右，而采用14nm三栅极技术后，将很容易达到1.3GHz。

在半导体领域，由于对高性能和高集成度的追求，CPU和FPGA是最勇于尝试新工艺，并不断推动半导体新工艺制程发展的两类产品。两年前，Intel宣布在其22nm产品中引入三栅极技术设计，如今，基于22nm三栅极技术的CPU已经量产，并出货超过1亿个。之所以选择与Intel合作代工，是因为Altera的评估认为“在多家代工企业的3D晶体管技术上，英特尔的技术在晶体管尺寸和量产时间上最具优势”，显然，作为Intel的第二代三栅极技术，14nm工艺可以保证未来FPGA的性能和量产。另外，除了半导体工艺技术外，整体的生态系统也很重要，而Intel多年来一直致力于生态系统的开发，与多家合作伙伴在设计工具、设计标准、封装等方面展开合作，建成了完善的生态系统。李俭指出，这个完善的生态系统使得Altera跟Intel的合作能够更好更快地顺利地把下一代产品投放到市场。

其实，和Altera一样，另一家FPGA公司Achronix也已采用Intel的三栅极技术设计FPGA，并且前不久刚刚推出了样片，只不过该公司采用的是Intel的第一代22nm三栅极技术。据Achronix介绍，其采用Intel22nm三栅极技术制造的FPGA功耗是目前市场上同类器件的一半，它能帮助用户的高带宽解决方案降低一半成本。相比FPGA领导厂商Altera来说，Achronix只是一个小公司，在行业中还名不见经传，但是从这一大一小两家公司的选择可以看出，三栅极晶体管技术对于高性能FPGA将是主流选择。

按照Altera的计划，将在今年年底基于14nm三栅极技术的新产品详细信息，新产品主要面向光通信、无线通信等需要超高性能FPGA的应用领域。

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DOI：10.16640/ki.37-1222/t.2016.11.038

0 引言

人来研究半导体器件已经超过135年[1]。尤其是进近几十年来，半导体技术迅猛发展，各种半导体产品如雨后春笋般地出现，如柔性显示器、可穿戴电子设置、LED、太阳能电池、3D晶体管、VR技术以及存储器等领域蓬勃发展。本文针对半导制造技术的演变和主要内容的研究进行梳理简介和统计分析，了解半导体制造技术的专业技术知识，掌握该领域技术演进路线，同时提升对技术的理解和把握能力。

1 半导体技术

半导体制造技术是半导体产业发展的基础，制造技术水平的高低直接影响半导体产品的性能及其发展。光刻，刻蚀，沉积，扩散，离子注入，热处理和热氧化等都是常用的半导体制造技术[2]。而光刻技术和薄膜制备技术是半导体制造技术中最常用的工艺，下面主要对以上两种技术进行简介和分析。

2 光刻技术

主流的半导体制造过程中，光刻是最复杂、昂贵和关键的制造工艺。大概占成本的1/3以上。主要分为光学光刻和非光学光刻两大类。据目前所知，广义上的光刻（通过某种特定方式实现图案化的转移）最早出现在1796年，AloysSenefelder发现石头通过化学处理后可以将图像转移到纸上。1961年，光刻技术已经被用于在硅片上制造晶体管，当时的精度是5微米。现在，X射线光刻、电子束光刻等已经开始被用于的半导体制造技术，最小精度可以达到10微米。

光学投影式光刻是半导体制造中最常用的光刻技术，主要包括涂胶/前烘、曝光、显影、后烘等。非光学光刻技术主要包括极深紫外光刻（EUV）、电子束光刻（E-beam Lithography）、X射线光刻（X-ray lithography）。判断光刻的主要性能标准有分辨率（即可以曝光出来的最小特征尺寸）、对准（套刻精度的度量）、产量。

随着半导体行业的发展，器件的小型化（特征尺寸减小）和集成电路的密集度提高，传统的光学光刻制造技术开始步入发展瓶颈状态，其面临的关键技术问题在于如何提高分辨率。

虽然，改进传统光学光刻制造技术的方法多种，但传统的光学投影式技术已经处于发展缓慢的阶段。与传统的投影式光刻技术发展缓慢相比，下一代光刻技术比如EUV、E-beam、X-ray、纳米压印等的发展很快。各大光刻厂商纷纷致力于研制下一代光刻技术，如三星的极紫外光刻、尼康的浸润式光刻等。目前先进的光刻技术主要集中在国外，国内的下一代光刻技术和光刻设备发展相对较为滞后。

3 薄膜制备技术

半导体制造工艺中，在硅片上制作的器件结构层绝大多数都是采用薄膜沉积的方法完成。薄膜的一般定义为在衬底上生长的薄固体物质，其一维尺寸（厚度）远小于另外二维的尺寸。常用的薄膜包括： SiO2， Si3N4， poli-Si， Metal等。常用的薄膜沉积方法分为化学气相沉积（Chemical Vapor Deposition）和物理气相沉积（Physical Vapor Deposition）两种。化学气相沉积利用化学反应生成所需的薄膜材料，常用于各种介质材料和半导体材料的沉积，如SiO2， poly-Si， Si3N4等[3]。物理气相沉积利用物理机制制备所需的薄膜材料，常用于金属薄膜的制备，如Al， Cu， W， Ti等。沉积薄膜的主要分为三个阶段：晶核形成―聚集成束―形成连续膜。为了满足半导体工艺和器件要求，通常情况下关注薄膜的一下几个特性：（1）台阶覆盖能力；（2）低的膜应力；（3）高的深宽比间隙填充能力；（4）大面积薄膜厚度均匀性；（5）大面积薄膜介电＼电学＼折射率特性；（6）高纯度和高密度；（7）与衬底或下层膜有好的粘附能力。台阶覆盖能力以及高的深宽比间隙填充能力，是薄膜制备技术的关键技术问题。我们都希望薄膜在不平整衬底表面的厚度具有一致性。厚度不一致容易导致膜应力、电短路等问题。而高的深宽比间隙填充能力则有利于半导体器件的进一步微型化及其性能的提高。同时，低的膜应力对所沉积的薄膜而言也是非常重要的。

4 结语

虽然，与不断更新换代的半导产品相比，半导体制造技术发展较为缓慢，大部分制造技术发展已经趋于成熟。但是，随着不断发展的半导体行业，必然会对半导体制造技术的提出更高的要求，以满足半导体产品的快速发展。因此，掌握和了解半导体制造技术的相关专利知识有利于推进该领域的发展。

参考文献：

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向更高级纳米技术的过渡同样采用了类似的模式，不过复杂度更高：在65纳米级以上大多可被忽略的生产因素影响，对于65纳米及以下级别会变得越来越突出。在这样高级的几何尺寸下，平坦化化学机械抛光(CMP)可能会磨损比周围绝缘电阻材料较为柔软的铜线顶部。结果铜线厚度和响应时间即便是在同一个裸片上也会有极大不同。过去生产工程师会通过金属填充和切缝切削等方式设法减轻CMP的影响，然而在更高的纳米几何尺寸下，这些调整措施会因为对耦合效应影响的加大而严重影响电路性能。

同样，在这种几何尺寸下需要的更强的解析度增强法(RET)提高了电路性能的生产影响。即使是在当今的主流几何尺寸下，芯片结构也小于硅光刻使用的193纳米光波源，这就需要光学邻近矫正法(OPC)和相移光罩(PSM)来补偿因次波长衍射导致的失真。生产商一般只要将这些技术应用于180纳米设计的两个层面，而65纳米设计的所有层面都需要矫正――算起来大概有35个要使用新兴的工艺技术。至于CMP，生产商可以将这些矫正手段用于上一代的设计品而无需担心影响性能。而对于更高的纳米级别设计，在整个设计过程中需要仔细考虑系列RET矫正的影响。采用了新的技术，工程师可以研究光刻在版图设计方面的影响，在制作光罩之前交互摸索不同的RET方法。使用加密晶片处理数据的工艺模型文件进行光刻影响的详细模拟，在不危及机密生产资料安全的情况下，提供光刻结果的精确预测。通过这种手段，设计团队可以制造出无光刻影响的版图，降低光刻相关的重新投片风险。

如今设计师需要采用与用于时序收敛相同的方法处理生产影响，在每个模块设计周期的早期预测其影响。可制造性设计(DFM)和良率导向设计(DFY)策略应该贯穿于整个设计流程，包括综合、布局、布线、布线优化和完成阶段。相反地，补偿CMP和光刻影响的设计改良也应该对设计意图有更清晰的把握，例如发现一些关键途径以降低因信号集成和时序问题而出现新缺陷的可能性。

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一、引言

微电子技术与国家科技发展密切相关，是21世纪我国重点发展的技术方向。在新形势下，无论军用还是民用方面都对微电子方向人才有强烈需求。高校微电子专业是以培养能在微电子学领域内，从事半导体器件、集成电路设计、制造和相应的新产品、新技术、新工艺的研究和开发等方面工作的高级应用型科技人才为目标的。因此，要求学生不仅要具备坚实的理论基础，还需具备突出的专业能力和创新能力，满足行业的快速发展和社会需求。

目前我国微电子行业中，微电子工艺研究相对于器件和集成电路设计研究工作是滞后的，处于不平衡发展状态，为使行业发展更均衡，需要加强微电子工艺人才的培养。微电子工艺是微电子专业中非常重要的专业课，主要研究微电子器件与集成电路制造工艺原理与技术。微电子器件与集成电路尺寸都是在微米甚至纳米量级，导致在理论学习过程中，学生理解有一定的困难，因此需要通过开设微电子工艺实验课程加深和巩固知识内容，使学生更加直接地接触微电子行业核心技术，了解半导体器件、集成电路生产制造加工的技术方法，从而促进学生对微电子工艺等课程的学习。因此，微电子工艺实验教学可以有效地弥补理论教学的局限性和抽象性，促进学生对理论课的理解和提高学生的动手能力。

二、课程分析

微电子工艺课程要求掌握制造集成电路所涉及的外延、氧化、掺杂、光刻、刻蚀、化学气相淀积、物理气相淀积、金属化等技术的原理与方法，熟悉双极型和M0s集成电路的制造工艺流程，了解集成电路的新工艺和新技术。微电子技术的发展是遵循摩尔定律，快速发展变化的，虽然工程教育要求教学最新最前沿的技术，但微电子设备价格昂贵，运转与维护费用很高，任何高校都很难不断升级换代；而且集成电路制造技术的更新迭代主要是在掺杂技术、光刻技术、电极制造技术方面进行了技术改进，在其他方面还都是相似的，因此，在高校中单纯追求工艺先进的实验教学是不现实的。基于此，结合实际教学资源情况，建设主流、典型工艺技术的工艺实验线，并开展理论联系实践的实验教学是微电子工艺实验室建设的重点。通过实验使学生更牢固地掌握晶体管及简单Ic的整个工艺制造技术，学会测试晶体管重要参数，以及初步了解集成电路工艺制造过程。

黑龙江大学微电子工艺实验室已建立数十年，之前受到设备的限制，所开设的实验都是分立的，不能完全按工艺流程完成器件的制作，没有形成有机整体，学生缺乏对晶体管制作工艺流程的整体认识。经过不断发展和学校的大量投入，目前该实验室拥有一条微电子平面工艺线，主要的设备包括磁控溅射设备、电子束蒸发设备、CVD化学气相淀积系统、光刻机、离子刻蚀机、扩散炉、氧化炉、超声压焊机、烧结炉等。这些设备保证了微电子工艺实验能够按晶体管制作工艺流程顺序完成制作。同时实验室配备了测试环节所必须的显微镜、电阻率测试仪、探针测试台、半导体特性图示仪等检测仪器，通过实验能进一步加深学生对微电子工艺制造过程的了解。实践证明，以上实验内容对学生掌握知识和开拓视野起到十分重要的作用，效果显著。该实验室多年来一直开展本科生教学和本科生毕业设计、研究生毕业设计、各类创新实验项目等教学、科研工作。

三、实验教学的开展

为了达到理论实践相互支撑与关联，通过实验促进理论学习，笔者根据微电子专业特点，开展了微电子工艺实验的教学改革。在原有的微电子平面工艺实验的基础上，建立由实验内容的设置、多媒体工艺视频、实际操作的工艺实验、实验考核方法和参观学习五部分组成的教学方式，形成有效的实践教学，加强了学生对制造技术和工艺流程的整体的认识，培养了学生对半导体器件原理研究的兴趣，使学生对将来从事半导体工艺方面的研究充满信心。

（一）实验内容的设置

实验内容主要包括四部分：

1.教师提供给学生难易不同的器件结构（二极管、三极管、MOS管等），学生可以自主选择；

2.根据器件结构，计算机辅助软件设计器件制作的工艺流程；

3.通过实验室提供的仪器设备完成器件制作；

4.测试器件性能参数。

通过这样设置，既能掌握微电子工艺的基本理论，又能通过实验分析完善工艺参数，使学生完全参与其中。

（二）多媒体工艺视频

为了让学生对集成电路设计和微电子制造工艺有直观的认识。结合实际的实验教学过程，制作全程相关单项工艺技术、流程及设备操作视频演示资料，同时强调工艺制作过程中安全操作和注意事项，防止危险的发生。

（三）实际操作的工艺实验

工艺实验涵盖清洗、氧化、扩散、光刻、制版、蒸镀、烧结、压焊等主要工序，为学生亲自动手制作半导体器件和制造集成电路提供了一个完整的实验条件。学生根据所学的理论知识了解器件结构、确定工艺条件、按照流程完成器件的制作。保证每名学生都参与到器件制作过程中。同时每个单项工序时间和内容采取预约制，实现开放式实验教学。

、

（四）实验考核方法

在实验教学环节中，实验考核是重要的教学质量评价手段。实验着重对动手能力和综合分析问题的能力及创新能力进行考核。主要考核内容包括：

1.器件工艺设计：考核设计器件制作流程的合理性；

2.工艺实验：考核现场工艺操作是否规范，选用的工艺条件是否合理；

3.测试结果：考核制作器件的测试结果；

4.实验分析报告：考核分析问题和解决问题能力，并最终给出综合成绩。

（五）参观学习

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当年Intel曾展示了使用了45nm High-K／metel栅极来截止电流。自2007年未，Intel已经推出了基于45nm工艺的处理器产品(Penryn)，而该公司在2007年公布的IEEDM报告，也是半导体界首次对High-K／metel栅极所能获得的成就进行展望。

而在EDM大会的处理器技术会议上，业界的焦点变成了向32nm转移。会上出现了五种不同的有关32nm--艺的论文，不过每篇都是基于High-k栅电介质Metal Gate，实现了在增加管线控制的同时减少漏电。向HIgh-K／metal栅极的转移，对于整个业界来说绝对是一次挑战，并且将会加速芯片产业的整合。这成为了其中几个45nm前忠实拥护者的转折点，他们最终选择了发展新的工艺技术。

无论是德州仪器或者是富士通，都是以高性能的工艺技术而闻名，并且与多家实力强劲的CPU设计团队拥有合作关系。这两家公司在代工合作伙伴的选择上都是TSMC，无论这样的决定是否因为HIgh-K／metal技术高昂的开发成本，但是现在的情况对于两家公司而言都不会感到轻松。目前这两家公司承受着沉重的财政压力，而工艺的发展与升级的代价则无法想象的高昂。

所有的人都会同意High-K／metel栅极需要CMOS技术继续有效的发展。不过这里几家公司之间也存在激烈的讨论，也就是关于什么是栅极堆栈最佳技术方面的讨论。这里主要有两种方法，分别为“gate first”和“gate Iast”。Intel是“gate last”的坚定支持者，而其他公司则倾向于使用“gate first”技术。

Intel的45nm工艺已经被多家不同的逆向工程公司所分析，而其“gate first”32nm工艺自然也被彻底得进行了检验。结果就是，“gate replacement”(gate last)很少有技术够应用在“gate first”工艺上，比如硅基与High-K栅极之间的第一个中间层，而其他技术无法使用。

比较起来，“gate first”与当前的SiON栅极和多晶硅栅极堆栈(polysilicon gate stacks)有些相似。基于High－K halfnium的栅极和金属电极材料都不是传统材料，“gate first”技术的一个难题就是，找出能够抵抗高温的晶体管堆栈(超过1000摄氏度)，而且还需要与适变技术要求一致。“gate first”技术的支持者表示，该技术更简单并且可以更好地适应将来节点的发展。

两次图形曝光技术是关键

随着工艺的不断提升，在没有找到193nm ArF光源的替代之前，印刷技术正面临着越来越严竣的考验。这里有两种改善方案：减少k1或者增加数值孔径(NumericaAperture)。去年几乎所有的半导体厂商(除了Intel)，均宣布将会在45nm节点使用ImmersionLlthography(沉浸式光刻)技术来满足未来的需求，大家最熟悉的可能就要算AMD的羿龙龙Ⅱ处理器了。

为了获得32nm工艺上期望的尺寸值业界统一的意见认为，两次图形曝光是所需要的光刻技术。来自东芝和NEC的相关论文，也显示了标准单次曝光的不适应性。幸运的是，两次图形曝光光刻工具要比沉浸式光刻破裂要少。当然另一个问题就是，当未来推出22nm工艺之后，会需要什么样的额外技术。

最新生产工艺技术对比

在制程工艺中，往往通过对比当前高精度芯片技术下的NFET(X-axis)和PFET(Y-axis)性能来评定优劣。从结果来看，IBM和Intel的晶体管性能最强，其中Intel PMOS性能高出7％。这也表示Intel、IBM和AMD设计团队的设计基础是基本接近的。根据介绍，Inte将会在2009年晚些时候推出32nm工艺，这要比IBM和AMD领先将近一年。这也意味着在将近一年的时间里，Intel将会拥有性能上的优势。

IBM 45nm High-K／metal栅极SOI工艺给人的印象相当深刻，基本上体现了32nm工艺的性能。不过从描述来看应该是以研究为主，可能并不会实际生产。不过令人惊讶的是，Intel较老的45nm High-K／metal工艺则经受住了考验。当然如果让其与32nm High-K／metal工艺进行竞争，是肯定没有指望的。

IBM与TSMC均展示了32nm bulk工艺出色的性能，以及相对于当前45nm工艺的提升。IBM与TSMC两家公司基本相同，但是有略有区别，其中TSMC的PFETs性能更好，但是在NFET性能上要略逊一筹。

32nm制程继续引领芯片革命

再次回到我们熟悉的DIY领域，目前行业巨头Intel即将具备业界领先特性的32nm逻辑技术，同时Intel也是第一家演示了可运行32nm处理器的厂商。目前Intel的32nm工艺已经准备就绪，计划于2009年第四季度投入生产，这项工艺的CPU和SoC版本即将推出。作为一家芯片集成电路制造商，Intel凭借强大研发使我们能够继续按照每两年的发展节奏继续推出未来几代的芯片制程技术。至于下一代制程技术何时真正成熟，让我们拭目以待吧。

知识链接：什么是制程工艺

篇12

PDFSolutions公司近日在上海开办分公司，二十多位工程师将为中国的半导体业提供集成电路芯片良率提升的技术服务。PDFSolutions致力于帮助全球半导体厂商在各种先进工艺技术中提高芯片可制造性和良率，该公司总裁兼CEO John Kibman表示，“作为全球提高良率、可制造力技术和服务的领先者，PDF感到很荣幸能为中国的客户提供本地化快速服务，设立该分公司可以让中国半导体业借此机会了解我们为本地客户提供服务的承诺和决心。在初期阶段，上海分公司将成为PDFCV测试芯片数据分析中心。这一杰出的团队将以PDF十多年长期研究、开发的经验为基础，帮助集成电路制造商们加速良率和制造力的提升。”

PDF Solutions专注于工艺设计集成和IC制造服务，该公司始建于1991年，前身为美国Carnegie Mellon大学SEMATCH的快速良率学习研究中心。目前总部位于美国加州硅谷，约有300名员工，分布在美国、日本、德国、意大利和现在中国上海PDF各分公司。PDF Solutions能促使半导体厂商提供更完美的IC设计和制造工艺，从而提高制造的容易度。经由模拟深亚微米设计和工艺之间的相互影响，PDFSolutions能协助客户缩短产品上市时间，提升芯片良率和提高产品的可靠性。

PDF自主研究、开发了一整套用于提高可制造性的专利系统，包括经验建模、仿真及其他一系列相关专门技术。由我们专家、工程师们组成的咨询小组应用这一系统帮助我们的客户将芯片设计与工艺生产更加完善地结合起来(工艺一设计集成)。客户因此可以在更短的时间内更快地提升良率，缩短至量产时间及降低芯片的制造成本。目前半导体己经由亚微米向深亚微米技术过渡，在制造工艺由130hm、90nm发展到65nm甚至45nm时，如何提高良率已经变得越来越突出。产业权威人士认为，在90nm工艺时，设计流程对于制造环节的影响开始凸现，但进入65nm后问题更加突出，如何保证产品在设计流程中满足可制造性(Design-for-Manufacturing，DFM)的要求，需要EDA工具供应商和后端制造厂商和服务商的共同努力。为此，PDF Solutions与Cadence公司宣布达成合作意向，双方将在可制造性设计技术和产品领域进行合作，以提高IC制造能力、成品率和可靠性。

Cadence总裁兼首席执行官MikeFister介绍说：“随着工艺尺寸向65纳米及更低的几何级别发展，单靠设计或制造的过程，都无法达到更高的成品率和可靠性目标，作为IC设计和成品率提升领域的领导者，Cadence和PDFSolutions将会开发一个DFM架构蓝图，并合作提供强大解决方案，以使客户提升制造能力，并提高其最具挑战性IC产品的成品率和可靠性。”PDFSolutions总裁兼首席执行官JohnKibadan认为：“PDFSolutions已经利用其专有的Characterization Vehicle测试芯片基础架构中抽取的数据开发出多种成品率模型，并且这基础架构已被全球顶尖芯片及系统公司用于生产制造。我们相信PDFSolutions成品率模型与Cadence设计及验证解决方案的结合，将会让我们的客户能够策略性地管理和执行DFM及成品率提升计划，并贯穿于从IC设计到硅制造的全过程，为他们提供了极强的竞争优势。”

为了在有效控制成本的前提下提高可靠IC产品的成品率，在所有的设计阶段和制造流程中都必须无缝地考虑成品率的影响。PDF Solutions与Cadence计划推出一系列产品，以提高客户了解、管理和提高制造成品率的能力。

篇13

2绑定和焊接技术

2．1低压烧结。低压烧结接受用于生产整流器功率模块，采用这种技术，功率模块质量更好，热工特性、机械特性和电气特性优良。烧结时需要在焊接件之间涂银膏。烧结过程中，施加压力产生一层密实的银层，连接可靠。烧结过程中，当银膏中的银颗粒和有机物促使扩散力增加时，可减小施加的压力。据报道，当前的烧结工艺可在40MPa以下的压力水平完成｜6im。减小压力可生产不同规格的模块，从而增加设计灵活性，便于利用批量生产技术。2．2粗铜线绑定。铜线绑定是电力电子产品总成的大电流互连最看好的技术之一。与铝线绑定相比，铜线绑定布局灵活性高、质量过程成熟，正因为这两条原因，加快了铜线绑定的研发。与铝材相比，电线粘合互连采用铜质材料，有两大好处：（1）电流能力增加37％：（2）铜的热传导率好（比铝的热传导率高达80％）。2．3丹佛斯粘合缓冲板技术（DBB）。丹佛斯粘合缓冲板技术（DBB）由烧结在金属半导体顶层金属化表面上的薄铜箔组成，如图1所示。此外，替换半导体底面接口与DBC基体的凸点瓦连时，也可采用相同的烧结技术。图1烧结DBB银和铜线綁定热堆栈的横截面设计DBB吋，其尺寸要保证热机械优化，以减小由于CTE不匹配而引起的机械应力。除了铜线绑定期间可吸收能量和保护晶片的特性外，DBB还具有很多热特性和电气特性优势。采用DBB后，半导体内出现均匀的电流密度分配。由于竖向电流流动得到改善，无需在半导体上采用针脚式粘合。此部分将进一步介绍标准整流器模块和第2部分所述方法制成的相同模块之间的直接比较结果。

3结果

3．1热模拟。为了证明新封装技术的性能，我们使用热模拟软件FlowEFD，对不同的设计方案进行了研宄。为了便于对结果进行比较，所有方案都采用相同的条件。图2显示的是FEM模拟的边界条件。图2第一糢拟部分和第二糢拟部分的边界条件DBB的附加热能力对Zth曲线有积极影响，W为它能储存短热能脉冲。图3所示的是不同变型（VI？V5）不同时间（l〇ms、100ms、1000ms）的热阻抗。在烧结的DBB变型（V5）中，10ms的Zth比标准焊机技术（VI）低大于22％。另外，DBB的热能力对Rth没有负面影响，因为它未在热源（晶片）和热沉之间的传热路径上。3．2可靠性。从以前的标准焊接模块、烧结模块和编织带模块试验中得出比较数据W。功申循环结果如阁4所示。丹佛斯标准整流器模块约有40000个循环，而采川铝线的烧结模块约有70000个循环。DBB模块至少有600000个循环，比丹佛斯标准模块好约15倍，比行业标准好约60倍mi。

4结论