集成电路设计研究方向范文

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篇1

1.引言

集成电路产业是最能体现知识经济特征的高技术产业[1]。以集成电路为主要技术的微电子产业的高度发展促进了现代社会的电子化、信息化、自动化，并引起了人们社会生活的巨大变革。集成电路布图设计（以下简称版图设计）在集成电路设计中占有十分重要的作用。版图设计是指集成电路中至少有一个是有源元件的两个以上元件和部分或者全部互连线路的三维配置，或者为制造集成电路而准备的上述三维配置[2]。集成电路芯片流片成本高，必须保证较高的成品率，版图设计人员应具有扎实理论基础和丰富的实践经验。典型芯片是经过实践检验性能优越，所以，通过研究已有的典型芯片版图是提高设计能力的有效途径。

版图设计是在一定的工艺条件基础上根据芯片的功能要求而设计的。目前，集成电路的主要工艺有三种，分别是双极工艺、CMOS工艺和BICMOS工艺[3][4]。其中CMOS工艺芯片由于功耗低、集成度高等特点而应用最广泛，所以，研究CMOS工艺芯片版图具有更重要的意义。

本文对CD4011B芯片进行了逆向解析，通过研究掌握了该芯片的设计思想和单元器件结构，对于提高CMOS集成电路设计水平是十分有益的。

2.芯片分层拍照

3.单元结构

4.电路图和仿真

5.结论

本文采用化学方法对CD4011B芯片进行了分层拍照，提取了电路图，仿真验证正确。从芯片的版图分析，该芯片采用NMOS场效应晶体管、PMOS场效应晶体管、PN结二极管和基区电阻等器件单元，四个与非门版图一致且对称布局。该芯片采用典型的CMOS工艺，为了节省面积采用叉指场效应晶体管，输入和输出端采用防静电保护结构。电路为典型的CMOS与非门电路。该芯片的版图布局体现了设计的合理性和科学性。

参考文献

[1]雷瑾亮，张剑，马晓辉.集成电路产业形态的演变和发展机遇[J].中国科技论坛，2013，7：34-39.

[2]汪娣娣，丁辉文.浅析我国集成电路布图设计的知识产权保护——我国集成电路企业应注意的相关问题[J].半导体技术，2003，28：14-17.

[3]朱正涌，张海洋，等.半导体集成电路[M].北京：清华大学出版社，2009.

[4]曾庆贵.集成电路版图设计[M].北京：机械工业出版社，2008.

[5]王健，樊立萍.CD4002B芯片解析在版图教学中的应用[J].中国电力教育，2012，31：50-51.

[6]Hastings，A.模拟电路版图的艺术[M].北京：电子工业出版社，2008.

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1.引言

随着我国微电子产业的蓬勃发展，集成电路自主设计需求迅速增加[1][2]。集成电路设计分为正向设计和逆向设计[3]。正向设计是根据芯片的功能要求设计电路，仿真验证后进行版图设计，再进行设计规则检验、电路和版图比较检验，最后进行后仿真检验。逆向设计是首先对已有的芯片采用化学方法进行分层拍照和提取纵向参数。从版图照片上提取电路，仿真验证后，根据现有的工艺条件，借鉴解析版图进行版图设计，最终达到指标要求[4]。集成电路版图设计是科学性和艺术性的结合，需要长期的实践才能设计出优秀产品，为了节约成本和学习先进经验，经常需要研究性能优良芯片的版图结构，相互借鉴，提高产品质量。

本文对SN7400芯片进行了逆向解析，通过研究掌握了该芯片的设计思想和单元器件结构，对于双极型集成电路设计是十分有益的。

2.芯片分层拍照

本文解析的SN7400芯片是双列直插式塑料封装，共14个管脚，包含四个二输入与非门。根据芯片编号规则判断为双极工艺制造。

首先将芯片放到浓硝酸中加热去掉封装，用去离子水冲洗、吹干后在显微镜下拍照铝层照片。再将芯片放到盐酸溶液中漂洗去掉铝层，用去离子水冲洗、吹干后放到氢氟酸溶液中去掉二氧化硅层，经去离子水冲洗、吹干后用染色剂染色，杂质浓度高部分颜色变深，冲洗、吹干后在显微镜下对去铝层（有源层）芯片拍照[5]。

采用图形编辑软件分别对两层照片进行拼接，获得版图照片。

3.单元结构

有铝层和去铝层照片表明芯片四个二输入与非门结构相同，只要分析一个与非门即可。该芯片一个二输入与非门无铝版图照片如图1所示。其中1A和1B为输入端，1Y为输出端。

该芯片是P衬底和N外延层，与非门主要由NPN晶体管、电阻和二极管构成。NPN晶体管结构如图2所示。

图2（a）和（b）分别为纵向NPN晶体管版图和剖面图。纵向NPN晶体管由于性能比PNP晶体管好，因此是双极工艺的主要使用晶体管。隔离区为P+注入，采用结隔离技术，隔离区接低电平，保证隔离区反偏[6]。图2（c）为二发射极NPN晶体管版图，作为与非门的输入端，这种设计既减少了面积又提高了输入晶体管匹配度。图2（d）为隔离岛合并器件版图，是由一个NPN晶体管、一个二极管和一个基区电阻构成，该设计减少了版图面积和寄生参数。

图3为电阻和二极管版图。图3（a）为基区电阻的版图，集成电路电阻的阻值是通过方块电阻计算的，基区方块电阻典型值为100～200Ω/，电阻越长阻值越大，电阻越宽阻值越小。图3（b）为二极管版图，外延层隔离岛为N区，隔离区为P区。

4.电路图和仿真

根据SN7400芯片的铝层和去铝层版图照片提取了一个二输入与非门电路如图4（a）所示。采用Pspice软件对电路图进行瞬态仿真，其中电源电压为5V，输入信号高电平为3.5V，低电平为0.2V，仿真结果如图4（b）所示。结果表明该电路实现了与非门的逻辑功能，电路提取正确。

5.结论

本文采用化学方法对SN7400芯片进行了分层拍照，提取了电路图，仿真验证正确。从芯片的版图分析，该芯片采用NPN晶体管、PN结二极管和基区电阻等器件单元，四个与非门版图一致且对称布局。该芯片采用典型的双极工艺，为了节省面积采用共用隔离区方法，为提高匹配度采用多发射极晶体管。电路为典型的TTL与非门电路。该芯片的版图布局体现了设计的合理性和科学性。

参考文献

[1]雷瑾亮，张剑，马晓辉.集成电路产业形态的演变和发展机遇[J].中国科技论坛，2013，7：34-39.

[2]汪娣娣，丁辉文.浅析我国集成电路布图设计的知识产权保护——我国集成电路企业应注意的相关问题[J].半导体技术，2003，28：14-17.

[3]朱正涌，张海洋，等.半导体集成电路[M].北京：清华大学出版社，2009.

[4]曾庆贵.集成电路版图设计[M].北京：机械工业出版社， 2008.

[5]王健，樊立萍.CD4002B芯片解析在版图教学中的应用[J].中国电力教育，2012，31：50-51.

[6]Hastings，A.模拟电路版图的艺术[M].北京：电子工业出版社，2008.

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中图分类号：G642.0 文献标志码：A 文章编号：1674-9324（2014）06-0153-02

目前，集成电路设计公司在招聘新版图设计员工时，都希望找到已经具备一定工作经验的，并且熟悉本行业规范的设计师。但是，IC设计这个行业圈并不大，招聘人才难觅，不得不从其他同行业挖人才或通过猎头公司。企业不得不付出很高的薪资，设计师才会考虑跳槽，于是一些企业将招聘新员工目标转向了应届毕业生或在校生，以提供较低薪酬聘用员工或实习方式来培养适合本公司的版图师。一些具备版图设计知识的即将毕业学生就进入了IC设计行业。但是，企业通常在招聘时或是毕业生进入企业一段时间后发现，即使是懂点版图知识的新员工，电路和工艺的知识差强人意，再就是行业术语与设计软件使用不够熟练、甚至不懂。这就要求我们在版图教学时渗入电路与工艺等知识，使学生明确其中紧密关联关系，树立电路、工艺以及设计软件为版图设计服务的理念。

一、企业对IC版图设计的要求分析

集成电路设计公司在招聘版图设计员工时，除了对员工的个人素质和英语的应用能力等要求之外，大部分是考查专业应用的能力。一般都会对新员工做以下要求：熟悉半导体器件物理、CMOS或BiCMOS、BCD集成电路制造工艺；熟悉集成电路（数字、模拟）设计，了解电路原理，设计关键点；熟悉Foundry厂提供的工艺参数、设计规则；掌握主流版图设计和版图验证相关EDA工具；完成手工版图设计和工艺验证[1，2]。另外，公司希望合格的版图设计人员除了懂得IC设计、版图设计方面的专业知识，还要熟悉Foundry厂的工作流程、制程原理等相关知识[3]。正因为其需要掌握的知识面广，而国内学校开设这方面专业比较晚，IC版图设计工程师的人才缺口更为巨大，所以拥有一定工作经验的设计工程师，就成为各设计公司和猎头公司争相角逐的人才[4，5]。

二、针对企业要求的版图设计教学规划

1.数字版图设计。数字集成电路版图设计是由自动布局布线工具结合版图验证工具实现的。自动布局布线工具加载准备好的由verilog程序经过DC综合后的网表文件与Foundry提供的数字逻辑标准单元版图库文件和I/O的库文件，它包括物理库、时序库、时序约束文件。在数字版图设计时，一是熟练使用自动布局布线工具如Encounter、Astro等，鉴于很少有学校开设这门课程，可以推荐学生自学或是参加专业培训。二是数字逻辑标准单元版图库的设计，可以由Foundry厂提供，也可由公司自定制标准单元版图库，因此对于初学者而言设计好标准单元版图使其符合行业规范至关重要。

2.模拟版图设计。在模拟集成电路设计中，无论是CMOS还是双极型电路，主要目标并不是芯片的尺寸，而是优化电路的性能，匹配精度、速度和各种功能方面的问题。作为版图设计者，更关心的是电路的性能，了解电压和电流以及它们之间的相互关系，应当知道为什么差分对需要匹配，应当知道有关信号流、降低寄生参数、电流密度、器件方位、布线等需要考虑的问题。模拟版图是在注重电路性能的基础上去优化尺寸的，面积在某种程度上说仍然是一个问题，但不再是压倒一切的问题。在模拟电路版图设计中，性能比尺寸更重要。另外，模拟集成电路版图设计师作为前端电路设计师的助手，经常需要与前端工程师交流，看是否需要版图匹配、布线是否合理、导线是否有大电流流过等，这就要求版图设计师不仅懂工艺而且能看懂模拟电路。

3.逆向版图设计。集成电路逆向设计其实就是芯片反向设计。它是通过对芯片内部电路的提取与分析、整理，实现对芯片技术原理、设计思路、工艺制造、结构机制等方面的深入洞悉。因此，对工艺了解的要求更高。反向设计流程包括电路提取、电路整理、分析仿真验证、电路调整、版图提取整理、版图绘制验证及后仿真等。设计公司对反向版图设计的要求较高，版图设计工作还涵盖了电路提取与整理，这就要求版图设计师不仅要深入了解工艺流程；而且还要熟悉模拟电路和数字标准单元电路工作原理。

三、教学实现

1.数字版图。数字集成电路版图在教学时，一是掌握自动布局布线工具的使用，还需要对UNIX或LINUX系统熟悉，尤其是一些常用的基本指令；二是数字逻辑单元版图的设计，目前数字集成电路设计大都采用CMOS工艺，因此，必须深入学习CMOS工艺流程。在教学时，可以做个形象的PPT，空间立体感要强，使学生更容易理解CMOS工艺的层次、空间感。逻辑单元版图具体教学方法应当采用上机操作并配备投影仪，教师一边讲解电路和绘制版图，一边讲解软件的操作、设计规则、画版图步骤、注意事项，学生跟着一步一步紧随教师演示学习如何画版图，同时教师可适当调整教学速度，适时停下来检查学生的学习情况，若有错加以纠正。这样，教师一个单元版图讲解完毕，学生亦完成一个单元版图。亦步亦趋、步步跟随，学生的注意力更容易集中，掌握速度更快。课堂讲解完成后，安排学生实验以巩固所学。逻辑单元版图教学内容安排应当采用目前常用的单元，并具有代表性、扩展性，使学生可以举一反三，扩展到整个单元库。具体单元内容安排如反相器、与非门/或非门、选择器、异或门/同或门、D触发器与SRAM等。在教授时一定要注意符合行业规范，比如单元的高度、宽度的确定要符合自动布局布线的要求；单元版图一定要最小化，如异或门与触发器等常使用传输门实现，绘制版图时注意晶体管源漏区的合并；大尺寸晶体管的串并联安排合理等。

2.模拟版图。模拟集成电路版图设计更注重电路的性能实现，经常需要与前端电路设计工程师交流。因此，版图教学时教师须要求学生掌握模拟集成电路的基本原理，学生能识CMOS模拟电路，与前端电路工程师交流无障碍。同时也要求学生掌握工艺对模拟版图的影响，熟练运用模拟版图的晶体管匹配、保护环、Dummy晶体管等关键技术。在教学方法上，依然采用数字集成电路版图的教学过程，实现教与学的同步。在内容安排上，一是以运算放大器为例，深入讲解差分对管、电流镜、电容的匹配机理，版图匹配时结构采用一维还是二维，具体是如何布局的，以及保护环与dummy管版图绘制技术。二是以带隙基准电压源为例，深入讲解N阱CMOS工艺下双极晶体管PNP与电阻匹配的版图绘制技术。在教学时需注意晶体管与电阻并联拆分的合理性、电阻与电容的类型与计算方法以及布线的规范性。

3.逆向版图设计。逆向集成电路版图设计需要学生掌握数字标准单元的命名规范、所有标准单元电路结构、常用模拟电路的结构以及芯片的工艺，要求学生熟悉模拟和数字集成单元电路。这样才可以在逆向提取电路与版图时，做到准确无误。教学方法同样还是采用数字集成电路版图教学流程，达到学以致用。教学内容当以一个既含数字电路又含模拟电路的芯片为例。为了提取数字单元电路，需讲解foundry提供的标准单元库里的单元电路与命名规范。在提取单元电路教学时，说明数字电路需要归并同类图形，例如与非门、或非门、触发器等，同样的图形不要分析多次。强调学生注意电路的共性、版图布局与布线的规律性，做到熟能生巧。模拟电路的提取与版图绘制教学要求学生掌握模拟集成电路常用电路结构与工作原理，因为逆向设计软件提出的元器件符号应该按照易于理解的电路整理，使其他人员也能看出你提取电路的功能，做到准确通用规范性。

集成电路版图设计教学应面向企业，按照企业对设计工程师的要求来安排教学，做到教学与实践的紧密结合。从教学开始就向学生灌输IC行业知识，定位准确，学生明确自己应该掌握哪些相关知识。本文从集成电路数字版图、模拟版图和逆向设计版图这三个方面就如何开展教学可以满足企业对版图工程师的要求展开探讨，安排教学有针对性。在教学方法与内容上做了分析探讨，力求让学生在毕业后可以顺利进入IC行业做出努力。

参考文献：

[1]王静霞，余菲，赵杰.面向职业岗位构建高职微电子技术专业人才培养模式[J].职业技术教育，2010，31（14）：5-8.

[2]刘俐，赵杰.针对职业岗位需求？摇探索集成电路设计技术课程教学新模式[J].中国职业技术教育，2012，（2）：5-8.

[3]鞠家欣，鲍嘉明，杨兵.探索微电子专业实践教学新方法-以“集成电路版图设计”课程为例[J].实验技术与管理，2012，29（3）：280-282.

篇4

1 引言

Cache的设计是芯片集成电路设计重要的一部分。高效、快速的SRAM一直以来都是集成电路设计者始终追求的目标。

对于SRAM存储单元来说，它第一个必须具备的优点就是高稳定性，这样才能保证存储体进行正确的读、写操作。在0.18u工艺、0.13u工艺，6T单元具有很好的稳定性，而且由于它面积小的特点，一直备受设计者的青睐。但是，随着CMOS工艺尺寸的发展，在进入65nm、45nm、32nm甚至22nm之后，6管SRAM由于其存储结构的特点，数据输出皆是通过敏感放大器检测位线电压差，并将电压差进行放大输出。但是随着工艺尺寸的缩小和电源电压的降低，6管存储单元的稳定性越来越差，抗噪声能力越来越弱，使得敏感器的开启与关断时间很难控制，而且时常会发生位线的一个噪声电压被敏感放大器放大输出的错误操作。由寄存器组合成的存储模块其面积和功耗是所有低功耗设计者的噩梦。

本文通过实际工程项目中出现的问题，由于6TSRAM和寄存器组成的SRAM在后端物理设计当中出现面积、功耗和时序的问题制约了芯片性能的提升，用8TSRAM进行全定制设计替代芯片中的部分存储模块，最后进行数据对比证明了8TSRAM在纳米级工艺下的重要作用。

2 电路设计

2.1 写路径

写IO模块由32个1倍的DFF和64个4倍的反相器组成，写数据在写门控时钟WCLK控制下，产生WBL以及WBLB，在写字线WWL控制下写入存储单元。

2.2 读路径

IO读出电路分为全局与局部两级电路进行读出，每根局部读位线上挂8个cell，一个局部读出单元电路对两根局部位线进行预充，局部IO电路是16选1。

2.3 时钟模块

图1为时钟模块修改后电路图。为解决写时序中写字线先于写数据稳定的问题，适当推迟写译码时钟WCLK_DEC（推迟约90ps）的开启时间，且不推迟写译码时钟的关断时间（防止字线产生毛刺）；为解决读时序中读出数据存在毛刺的问题，适当推迟求值时钟RCLK_D（推迟约20ps）的开启时间。

3 版图设计

版图结构按功能进行划分，主要包括以下几个部分：中间部分从上至下依次为读写地址二级译码、读写地址预译码、读写地址锁存器、时钟模块；左右两侧为阵列模块，阵列cell中间为Local IO模块，阵列下面依次为Global IO模块、Write IO模块。

整个版图左右两边为阵列，中间为译码及时钟，左右两边距离边界阱不小于1.3um；整个版图上下各加一行DCAP单元，高度为1.68um。图2是存储器的版图布局规划图，下面分别对这几个部分进行说明：

3.1 阵列模块

阵列位于整个存储器的左右两边，由32个32位cell单元组成，阵列左边和右边各有32×16个cell单元，其中上下各有16×16个。

3.2 时钟模块

为减缓电路电压的波动，时钟模块被DCAP单元包围；为减小时钟线上电流密度，时钟线线宽加宽至0.08um；为降低时钟线的耦合串扰，时钟线尽量不与除电源地线外的长线互连线并行走线或者加大与信号线间的间距，尽量被电源线或者地线包围。

4 面积、时序和功耗

TPSRAM32X32的版图面47um×63um，在TSMC40G的WC和WCL工艺拐角下频率可达到1.8GHz，时钟信号的最小脉冲宽度为200ps，在TSMC40G的TC和LT工艺拐角下时钟信号的最小脉冲宽度为130ps。

5 结论

在40nm工艺下，由于电源电压的降低，6T结构SRAM为了保证读操作的正确性，每一代工艺迁移晶体管尺寸的减小都有限，尤其是从45nm工艺迁移到32nm工艺，6T结构的下拉N管尺寸几乎没改变，所以面积也会大于8T结构。

在功耗方面亚阈值漏电流的计算公式如下：

可知，亚阈值漏电流与尺寸大小关，在40nm下8T结构可以选用更小尺寸的下拉管接地，从而有效减少漏电流。

最终的数据结果比对可以查看表1、表2。

参考文献

[1]E.J.Marinisen，B.Prince，D.Ketel-Schulz，etal.Challenges in Embedded Memory Design and Test[C].Proceedings of Desgin.Automation and Test in Europe，2005：722-727.

[2]S.Kundu，etal.Test Challenges in Nanometer Technologies[J].J.ElectronicTesting：Theory and Applications，2001，17（3/4）：209-218.

[3]赛普拉斯36-Mbit和18Mbit容量的四倍速和双倍速SRAM[EB/OL].

[4]Y.Morita et al.An Area-Conscious Low-Voltage-Oriented 8T-SRAM Design under DVS Environment[J].Digest of Tech.Papers，Symp.VLSI Circuits，2007：256-257.

[5]M.A.Turi，J.G.Delgado-Frias et al.High-Performance Low-Power SelectivPrecharge Schemes for Address Decoders[J].IEEE Transactions on Circuits and Systems，2008，55（9）.

[6]K.Zhang et al.A 3-GHz 70-Mb SRAM in 65nm CMOS technology with integrated column-based dynamic power supply[J].EEE J.Solid-State Circuits，2006：146-151.

[7]C.T.Chuang，S.Mukhopadhyay，J.J.Kim，K.Kim.High-Performance SRAM in NanoscaleCMOS：Design Challenges and Techniques[J].EEE JSSCC，2007：4-12.

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A CMOS Oscillator used in High-fidelity Class D Audio Amplifier

HE Qin，WANG Dan

（School of Information Science & Technology，Southwest Jiaotong University，

Chengdu 610031， China）

Abstract: A CMOS Oscillator is proposed in this paper，which can be used in a low-EMI filter-less Class D audio amplifier. This oscillator is made up of a comparator with internal positive feedback and used for conventional PWM modulation of audio signal. We can get a high resolution CMOS RC oscillator using this structure，which could be less independent of the voltage and temperature variation. The simulation results shows that this RC oscillator have a more stable frequency.

Keywords: Oscillator，Class D audio amplifier，hysteretic comparator

振荡器作为现代电子系统的重要组成部分，被广泛应用于时钟同步电路、 无线通信收发器中的频率综合器、光通信中的时钟恢复电路(CRC，clock recovery circuit )，以及多相位采样电路中[1]。振荡器按实现电路元件分为RC振荡器、LC振荡器和石英晶体振荡器[2]。

设计集成芯片内部的振荡电路的关键在于产生振荡信号频率的稳定性，它要求芯片不随工艺、 温度、 电源电压的变化而变化[3]。本文采用内部正反馈的迟滞比较器设计了一种高稳定性宽电压范围的振荡器。该振荡器可以广泛使用在D类音频放大器中。

1 电路设计与原理分析

1.1 振荡器系统电路结构及原理

振荡器采用恒流源充放电技术，即利用恒定电流源提供的灌电流和拉电流分别对电容进行充电和放电。振荡器的等效电路如图1所示。

当振荡器工作时，通过OPA的钳位可以得到R4上端电压等于R3上的端电压，并由此产生一个恒定电流

IR4=■(1)

这个电流通过电流镜的结构镜像出去，作为充放电的电流并产生两个比较器的高低比较电平

UA=IR4(R5+R6)(2)

UB=IR4R5(3)

通过电流镜的宽长比的比值可以得到充放电的电流是相等的，即产生的三角波信号上升和下降的时间是相等的。此电流为

ICharge=Idischarge=■IR4(4)

分析充放电的过程，假设使能开启使OSC工作，运放和比较器很快进入工作状态，比较的高低电平很快建立起来，输入至比较器。此时，电容上没有电荷，电压为零，与A和B比较，两个比较器分别输出高电平和低电平。

通过锁存器的工作使C为低电平，开启MP7给电容充电。当USAW大于B电平时，比较器COMP2翻转输出高电平，由于锁存器低电平触发，所以C维持低电平继续给电容充电，直到USAW的电平达到A点电平时，COMP1比较器输出低电平，触发C信号翻转输出高电平，电容开始放电，USAW的电平马上低于A点电平，比较器COMP1恢复输出高电平，如此循环往复的工作。所以USAW的输出正常工作之后是介于电平A和B之间的。

根据前面的公式推导，可以推出其周期公式。这里可以分两部分来分析

C=■(5)

C1(UA-UB)=■×IR4×T1(6)

T1=■(7)

结合公式(1)、(2)、(3)、(4)可得

T1=2C1R6(8)

由于OSC的充放电时间相等，所可以得到振荡器的周期为

T=2T1=4C1R6(9)

1.2 运放OPA

此OPA电路是采用折叠式共源共栅结构，如图2所示，所以即使运放只有一级，在增益上还是可以满足电路的设计要求。

等效输出电阻

ROUT=[gm(MP9)ro(MP9)ro(MP6)]×[gm(MN9)ro(MN9)(ro(MN6)//ro(MP11))]

(10)

运放的增益为

ADB=g(MP11)×ROUT(11)

由于运放的输出电阻ROUT及电容C1很大，所以在输出端产生了一个低频的主极点。

该主极点为

P=■(12)

1.3 比较器COMP

根据电路分析得，比较器COMP1为一级运放，采用了高速比较器结构，如图3所示。同时此结构也可以对电路的等效跨导增强，提高比较器的增益。

2 电路的仿真结果与分析

图4为振荡器仿真结果，表1为在不同电源电压及温度下振荡频率值。由表1可以得出该振荡器的频率受电源电压的影响比较小，随着温度上升则频率增大，不同的process corner下频率也不同。但是其波动范围都在电源管理芯片以及音频放大器芯片应用范围之内。

3 结束语

本文采用具有内部正反馈的迟滞比较器的结构，设计了一种基于 CMOS工艺的

高性能高稳定性的振荡器。 该振荡器对电压、温度、工艺偏差具有较强的容忍度。经过仿真验证结果表明，该振荡器完全适用于D类音频放大器，DC/DC等芯片中。

参考文献

[1] 黄可，冯全源.一种基于BCD工艺的高性能振荡器的设计 微电子学，2009，39(5).

[2] 李展，冯炳军.一种基于内部迟滞比较器的新型RC振荡器[J] 微电子学，2009，32(1): 41-48.

[3] 李俊宏，李平，胥锐.一种 基于标准CMOS工艺的低成本振荡器的设计[J ] . 微电子学，2007，37 (4) : 543-547.

[4] 陈巨，鲁斌，王晓蕾. 消费类芯片RC振荡器的分析与设计[J]. 中国集成电路，2005，(09) .

[5] 余清华，宋健，代杰. 一种基于恒压源充放电的高精度张弛振荡器的设计[J]. 电子世界，2011，(09) .